1 Überblick über die High-Level-Designmethodik. - 1. 1 ASIC-Designablauf mithilfe von Synthese. - 1. 2 Grundlagen des Design-Compilers. - 1. 3 klassische Szenarien. - 2 VHDL/Verilog-Codierung für die Synthese. - 2. 1 Allgemeine Probleme mit der HDL-Codierung. - 2. 2 VHDL vs. Verilog: Das Sprachproblem. - 2. 3 Endliche Zustandsautomaten. - 2. 4 Beispiele für die HDL-Codierung. - 2. 5 klassische Szenarien 65. - 3 Simulation vor und nach der Synthese. - 3. 1 RTL-Simulation. - 3. 2 Datei Text IO in VHDL mit dem Paket TEXTIO. - 3. 3 VHDL-Gate-Level-Simulation. - 3. 4 Simulation der Verilog-Gate-Ebene. - 3. 5 klassische Szenarien. - 4 Einschränken und Optimieren von Entwürfen I. - 4. 1 Hintergrund der Synthese. - 4. 2 Taktspezifikation für die Synthese. - 4. 3 Entwerfen von Compiler-Timing-Berichten. - 4. 4 häufig verwendete Design-Compiler-Befehle. - 4. 5 Strategien zum Kompilieren von Designs. - 4. 6 typische Szenarien bei der Optimierung von Konstruktionen. - 4. 7 Richtlinien für die Logiksynthese. - 4. 8 klassische Szenarien. - 5 Einschränken und Optimieren von Entwürfen II. - 5. 1 Synthese einer endlichen Zustandsmaschine (FSM). - 5. 2 Behebung von Verstößen gegen die Mindestverzögerung. - 5. 3 Technologische Übersetzung. - 5. 4 Übersetzen von Designs mit Black-Box-Zellen. - 5. 5 Pad-Synthese. - 5. 6 klassische Szenarien. - 6 Links zum Layout. - 6. 1 Motivation für Links zum Layout. - 6. 2 Grundriss. - 6. 3 Link zum Layout-Ablauf mit dem FloorPlan Manager. - 6. 4 Grundlegende Links zu Layout-Befehlen. - 6. 5 Erstellen von Drahtlastmodellen nach der Rückanmerkung. - 6. 6 Re-Optimierung von Designs nach P&R. - 6. 7 klassische Szenarien. - 7 FPGA-Synthese. - 7. 1 FPGAs im Vergleich zu ASICs. - 7. 2 Xilinx 4000 Architektur. - 7. 3 Synopsys Setup (. synopsys_dc. Setup) für Xilinx. - 7. 4 Ablauf des Synopsys FPGA-Compilers. - 8 Design für Testbarkeit. - 8. 1 Einführung in die Testsynthese. - 8. 2 Testsynthese mit dem Testcompiler. - 8. 3 Designspezifische Probleme in der Testsynthese. - 8. 4-Uhr-Schräglauf. - 8. 5 Testen Sie das Standardtestprotokoll des Compilers. - 8. 6 Test-Compiler-Tipps. - 8. 7Beispiele, die den gesamten Ablauf der Testsynthese zeigen. - 8. 8 klassische Szenarien. - 9 Schnittstellen zwischen CAD-Tools. - 9. 1 Elektronisches Datenaustauschformat (EDIF). - 9. 2 Vorwärts- und Rückwärts-Anmerkungen. - 9. 3 Entwerfen von Compiler-Eingabe-/Ausgabeformaten. - 9. 4 klassische Szenarien. - 10 Wiederverwendung von Designs mit Design Ware. - 10. 1 DesignWare-Bibliotheken. - 10. 2 Ableiten komplexer Zellen. - 10. 3 Erstellen Sie Ihre eigene Design-Ware-Bibliothek. - 10. 4 klassische Szenarien. - 11 Verhaltenssynthese: Eine Einführung. - 11. 1 Logische Synthese. - 11. 2 Konzepte der Verhaltenssynthese. - 11. 3 Synopsys Behavioral Compiler. - 11. 4 Verhaltenssynthese Design Flow. - 11. 5 Beispiel für die Verwendung eines verhaltensbasierten Compilers. - 11. 6 Verhaltens-Compiler-Berichte. - 11. 7 Ist Verhaltenssynthese das Richtige für Sie?. - 11. 8 klassische Szenarien. - Anhang A. - Beispiel-dc_shell Skripte. - Beispiel für eine Synopsys-Technologiebibliothek. - Beispiel für ein RAM-Bibliotheksmodell der Synopsys-Technologie. Sprache: Englisch